El documento describe el diseño de un sistema de control de vuelo basado en FPGA y DSP multicore. La FPGA aloja un procesador Nios II softcore y conecta los diferentes componentes del sistema como un DSP, IMU, GPS y servomotores. El DSP proporciona potencia de procesamiento mientras que la FPGA maneja las interfaces. El sistema usa buses Avalon, UART, SPI y PWM para comunicar los diferentes componentes a través de la FPGA y ejecutar funciones de control de vuelo.

1. DISEÑO DE SISTEMAS DIGITALES
LECCIÓN 1P (30 Puntos)
Fecha: 2019/11/19 II termino 2019-2020
Nombre: _________________________________________________ Paralelo: __________
1. Dada la siguiente figura, colocar los nombres a los bloques que conforman la arquitectura del
procesador NIOSii, utilizar las siguientes opciones:
• JTAG interface to software debugger
• Data Regions
• JTAG Debug Module
• Instruction Regions
• General Purpose Registers
• Arithmetic Logic Unit
• Exception Controller
• Control Registers
• Internal Interrupt Controller
Respuesta:

2. vasanza 2
2. Indique cuál de las siguientes respuestas explica el significado de SIMD y SISD:
a) Una instrucción, múltiples datos y múltiples instrucciones, un dato.
b) Múltiples instrucciones, un dato y una instrucción, un dato.
c) Múltiples instrucciones, un dato y múltiples instrucciones, múltiples datos.
d) Una instrucción, múltiples datos y una instrucción, múltiples datos.
e) Ninguna de las anteriores.
3. Seleccione las opciones correctas con respecto a los registros de control pteaddr y tlbacc en el
procesador:
a) Guarda valores que el software leerá en una entrada TLB.
b) Guarda la dirección virtual de la tabla de las páginas del Sistema operative.
c) Es usado para acceder a las entradas TLB y está disponible en sistemas con una MMU.
d) Es usado para acceder a las entradas ACC y está disponible en sistemas con una MMU.
e) Opciones a y b.
f) Opciones a y c.
g) Opciones a y d.
4. Seleccione la descripción correcta de los bits del registro de control status en el procesador NIOSii.
a) RSIE es el bit de activación de interrupción del conjunto de registros y NMI es el bit de modo de interrupción
enmascarable.
b) IL es el campo de nivel de interrupción y NMI es el bit de modo de interrupción enmascarable.
c) RSIE es el bit de control de interrupción del conjunto de registros e IL controla el nivel en que se da
interrupciones no enmascarables se da servicio.
d) IL es el campo de nivel de interrupción y NMI es el bit de modo de interrupción no enmascarable.
e) Ninguna de las anteriores.
5. Indique que respuesta describe los valores que se deben de imprimir de las variables ‘i’ y ‘count’:
a) i toma los valores descendentes del 15 al 6 y count toma valores ascendentes del 0 al 9.
b) i toma los valores ascendentes del 0 al 9 y count toma valores descendentes del 15 al 6.
c) i toma los valores descendentes del 9 al 0 y count toma valores ascendentes del 6 al 15.
d) i toma los valores ascendentes del 6 al 15 y count toma valores descendentes del 9 al 0.
e) Ninguna de las anteriores.

3. vasanza 3
6. Escribir el código en lenguaje C que permita calcular el valor RMS de un vector de 10 números, crear
el vector como una variable local con los valores ascendentes del 1 al 10.
Respuesta:
7. ¿Cuál es el orden correcto de las tareas básicas que ejecuta el procesador durante Interruption
Services Routine (ISR)?
a) Suspender la ejecución del programa actual, transferir el control a una rutina especial y restaurar el estado
del sistema.
b) Optimizar el estado del sistema, transferir el control a una rutina especial y reanudar la ejecución normal del
programa.
c) Suspender la ejecución del programa actual, manejar la excepción y guardar el estado actual del sistema.
d) Ninguna de las anteriores.
8. Complete el siguiente cuadro comparativo entre Proccessor y FPGA:

4. vasanza 4
Respuesta:
9. Seleccione las afirmaciones correctas con respecto a los registros de control ienablestatus y bstatus en
el procesador NIOSii:
a) Contrrola el manejo de las interrupciones internas de software.
b) Contiene una copia guardada del registro de estado durante el procesamiento de la excepción de interrupción.
c) Contiene una copia guardada del registro de estado durante el preprocesamiento de la excepción de
interrupción.
d) Contrrola el manejo de las interrupciones internas de hardware (registro ienable).
10. Seleccione las afirmaciones correctas con respecto al módulo de depuración JTAG en el procesador
NIOSII:
a) Puede incluirse y excluirse en el procesador.
b) Puede incluirse o excluirse en el procesador.
c) Usa el Puerto JTAG del FPGA para comunicarse con el módulo de depuración.
d) Se conecta a las señales fuera del procesador y tomar el control de este.
11. Complete el siguiente cuadro comparativo entre HPS y FPGA de la DE10-Standard, escribir al menos
5 ítems en cada columna:
HPS - Hw FPGA - Sw

5. vasanza 5
Respuesta:
HPS - Hw FPGA - Sw
• 925MHz Dual-core ARM Cortex-A9
MPCore processor
• 1GB DDR3 SDRAM (32-bit data
bus)
• 1 Gigabit Ethernet PHY with RJ45
connector
• 2-port USB Host, normal Type-A
USB connector
• Micro SD card socket
• Accelerometer (I2C interface +
interrupt)
• UART to USB, USB Mini-B
connector
• Warm reset button and cold reset
button
• One user button and one user LED
• LTC 2x7 expansion header
• 128x64 dots LCD Module with
Backlight
• Intel Cyclone® V SE 5CSXFC6D6F31C6N device
• Serial configuration device – EPCS128
• USB-Blaster II onboard for programming; JTAG Mode
• 64MB SDRAM (16-bit data bus)
• 4 push-buttons
• 10 slide switches
• 10 red user LEDs
• Six 7-segment displays
• Four 50MHz clock sources from the clock generator
• 24-bit CD-quality audio CODEC with line-in, line-out, and
microphone-in jacks
• VGA DAC (8-bit high-speed triple DACs) with VGA-out
connector
• TV decoder (NTSC/PAL/SECAM) and TV-in connector
• PS/2 mouse/keyboard connector
• IR receiver and IR emitter · One HSMC with Configurable I/O
standard 1.5/1.8/2.5/3.3
• One 40-pin expansion header with diode protection
• A/D converter, 4-pin SPI interface with FPGA
12. De acuerdo con la siguiente figura, colocar los nombres a los bloques que conforman la arquitectura
de los Elementos Lógicos (LE) del Cyclone IV:
• Opciones
o Look-Up Table (LUT)
o Synchronous Load and Clear Logic
o Asynchronous Clear Logic
o Clock & Clock Enable Select
o Carry Chain

6. vasanza 6
Respuesta:
13. Dada la siguiente arquitectura simplificada del microprocesador, colocar la numeración
correspondiente a cada una de las tareas realizadas por el microprocesador:
• (Paso 13) La instrucción en clave para "SALIDA de datos" se encuentra en el bus de datos. El MPU acepta
la instrucción en el registro de instrucción. El MPU decodifica la instrucción y deter-mina la necesidad de
operar.
• (Paso 14) El MPU coloca la dirección 105 en el bus de direcciones y permite la entrada de lectura de la
memoria de programa.
• (Paso 1) La MPU saca y envía por el bus de direcciones el contenido de la dirección 100. Una línea de control
permite la lectura de entrada en el CI memoria programa (leer significa copiar la información de un lugar de
la memoria). Este paso se representa en la figura anterior con el círculo que tiene el número I.

7. vasanza 7
• (Paso 7) El código para la instrucción de ALMACENAR datos es leído en el bus de datos y aceptado por el
MPU en el registro de instrucciones.
• (Paso 2) La memoria de programa toma la primera instrucción (ENTRADA de datos) en bus de da-tos y el
MPU acepta este mensaje codificado, que es alojado en un lugar especial de la me-moria en el MPU, llamado
registro de instrucción. El MPU decodifica (interpreta) la ins-trucción y determina que ésta necesita el dato
a operar para la instrucción ENTRADA de datos.
• (Paso 4) La memoria de programa coloca la información operada (que viene del puerto 1) en el bus de datos.
El mensaje estaba alojado en la dirección 101 de la memoria programa. El mensa-je codificado (la
información que viene del puerto 1) es sacado del bus de datos y colocado en el registro de instrucciones. El
MPU decodifica ahora la instrucción completa (ENTRA-DA de datos del puerto 1).
• (Paso 15) La memoria de programa coloca la clave para operar en el "puerto 10" en el bus de datos. El MPU
acepta esta clave en el registro de instrucciones.
• (Paso 5) El MPU provoca la apertura del puerto 1 por medio del bus de datos y las líneas de control en la
unidad de entrada. La forma codificada de A es transferida y almacenada en el acu-mulador del MPU.
• (Paso 3) El MPU envía la información de la dirección 101 por el bus de datos. La línea de control permite la
lectura de la memoria de programa.
• (Paso 6) El MPU envía el contenido de la dirección 102 en el bus de datos. Después habilita las líneas de
control para leer la información de entrada.
• (Paso 10) Aquí empieza el proceso de ejecución. El MPU envía por el bus de direcciones la dirección 200 y
permite la entrada de escritura de la memoria de datos (escribir significa copiar dates en una posición de la
memoria).
• (Paso 8) El MPU decodifica la orden de ALMACENAR datos y determina qué hacer con ellos. El MPU
direcciona la siguiente posicion en la memoria (103) y permite el ingreso a la memoria de programa.
• (Paso 16) El MPU decodifica la instrucción completa "SALIDA de datos al puerto 10". La misma unidad
activa el puerto 10 usando el bus de direcciones y las líneas de control hacia la uni-dad de salida. Coloca la
clave de A (aún guardada en el bus de datos). La A se transmite.
• (Paso 11) El MPU coloca la información almacenada en el acumulador, en el bus de datos (la forma
codificada de A). La A es escrita en la posición 200 de la memoria de datos. La segunda ins-trucción ha sido
ejecutada. Este proceso de almacenar no afecta el contenido del acumula-dor, éste aún contiene la forma
codificada de A.
• (Paso 9) La clave para "la posición 200" de la memoria es puesta por la memoria de programa en el bus de
datos. El MPU acepta esta información operada y la almacena en el registro de ins-trucciones. La instrucción
completa "ALMACENAR datos en la posición 200" ha sido captada de la memoria y decodificada.
• (Paso 12) Ahora el MPU debe captar la próxima instrucción. Direcciona la posición 104 y permite la lectura
de la memoria de programa.
14. Unir con líneas los elementos o tareas básicas de cada temática:
• Procesar una interrupción implica tres
tareas básicas
• El procesamiento de interrupciones
consta de tres elementos:
• Transferir el control a una rutina
especial para manejar la excepción.
• Procesador Nios II.
• Restaurar el estado del sistema y
reanudar la ejecución normal del
programa.
• Control de excepciones de nivel superior
(exception handler), que guarda y
restaura el estado del sistema y envía el
ISR adecuado.
• Suspender la ejecución del programa
actual y guardar el estado actual del
sistema.
• Procesamiento de una interrupción de
hardware individual por parte de una
colección de ISR.

8. vasanza 8
15. (6%) Bilendo et Al., escribió el paper titulado “Hardware Design of a Flight Control Computer System based
on Multi-core Digital Signal Processor and Field Programmable Gate Array” en donde desarrolla un sistema
de hardware basado en FPGA para mejorar la potencia de procesamiento y optimizar la relación
rendimiento / tamaño para un sistema de control de vuelo.
La FPGA juega un papel muy importante en el sistema, ya que la CPU Soft-Core está construida dentro de la
FPGA y todos los componentes del sistema están conectados a la CPU Soft-Core a través de la FPGA. El
procesador del sistema digital (DSP) también desempeña un papel importante al proporcionar a la placa su
potencia de procesamiento secuencial, mientras que el FPGA realiza funciones de interfaz paralela y de bajo
nivel para componentes externos como el GPS y la IMU. El DSP es TMS320C6678 basado en múltiples núcleos
con muchas ventajas para las capacidades de procesamiento, y se comunica con el FPGA a través del puerto
UART al bus de datos Avalon.
La placa del sensor está representada por ADIS16350, que es un giroscopio y acelerómetro Tri Axis, que es
básicamente el conjunto completo de IMU. Esto se incrementa con sensores de presión absoluta y diferencial y
un módulo OEM μBlox GPS.
El sistema integrado en el FPGA emplea Nios-II, que es un sistema de procesador equivalente a un
microcontrolador o “computadora en un chip” que incluye un procesador y una combinación de periféricos y
memoria en un solo chip. La idea es combinar un sistema basado en microcontrolador con el FPGA para superar
las limitaciones de la mayoría de los FCS actualmente en el mercado y mejorar el rendimiento.
El sistema integra los siguientes componentes:
• Avalon Data Bus and Memory: La interfaz Avalon es una interfaz síncrona definida por un conjunto de tipos
de señal con funciones para soportar la transferencia de datos. Hay dos tipos de puerto de interfaz Avalon, el
puerto maestro Avalon y el puerto esclavo Avalon. El puerto maestro de Avalon inicia la transferencia y el puerto
esclavo de Avalon responde a las solicitudes de transferencia. El Avalon Bus se comunica con la memoria del
sistema (memoria en chip y SDRAM) para almacenar datos para el sistema.
• Universal Asynchronous Receiver/Transmitter: El UART con interfaz Avalon implementa un método para
comunicar flujos de caracteres en serie entre un sistema integrado en un Intel FPGA y un dispositivo externo (en
este caso, DSP Multi-Core y GPS). El núcleo implementa la sincronización del protocolo RS-232 y proporciona
velocidad de transmisión ajustable, paridad, parada y bits de datos. El core UART proporciona una interfaz
esclava Avalon Memory-Mapped (Avalon-MM) que permite que los periféricos maestros Avalon-MM (como
un procesador Nios-II) se comuniquen con el núcleo simplemente leyendo y escribiendo el control y registros de
datos.
• Serial Peripheral Interface: El SPI con la interfaz Avalon implementa el protocolo SPI y proporciona una
interfaz Avalon Memory-Mapped (Avalon-MM) en el back-end. El núcleo SPI puede implementar el protocolo
maestro o esclavo. El SPI es el protocolo de comunicación entre la FPGA y la IMU (ADIS16350).
• Counter and Pulse-Width Modulation: Se requiere una interfaz de modulación de ancho de pulso para
controlar los servodrivers. Un servodriver se controla enviando un pulso cada cierta cantidad de ms (ejemplo:
20ms), o una cierta cantidad de Hz (ejemplo: 50Hz), al servo. La duración o el ancho del pulso determina el
ángulo de salida del servo. Las especificaciones de los servos pueden variar entre fabricantes.
• JTAG- UART: El core JTAG UART con interfaz Avalon implementa un método para comunicar flujos de
caracteres en serie entre una PC host y un sistema Platform Designer en un Intel FPGA. La interfaz visible para
el usuario del núcleo JTAG UART consta de dos registros de 32 bits, datos y control, a los que se accede a través
de un puerto esclavo Avalon. Un maestro Avalon, como un procesador Nios-II, accede a los registros para
controlar el núcleo y transferir datos a través de la conexión JTAG. El núcleo opera en unidades de datos de 8
bits a la vez; ocho bits del registro de datos sirven como una carga útil de un carácter.
Referencia:
Bilendo, F., & Shouzhao, S. (2018). Hardware Design of a Flight Control Computer System based on Multi-core
Digital Signal Processor and Field Programmable Gate Array.

9. vasanza 9
RESPUESTA:
Diseño SoPC en las FPGAs